IBM, 세계 최초 서브 1nm 반도체 ‘나노스택’ 공개
“옹스트롬 시대의 개막”
Executive Summary
IBM이 0.7nm(7옹스트롬) 공정과 3차원 ‘나노스택(Nanostack)’ 트랜지스터 아키텍처를 적용한 세계 최초의 서브 1nm 반도체 기술을 공개했다. 손톱 크기 면적에 약 1,000억 개의 트랜지스터를 집적해 2021년 공개한 2nm 칩 대비 약 2배 높은 집적도를 구현했으며, 2nm 공정 대비 최대 50% 높은 성능 또는 최대 70% 향상된 전력 효율을 제공할 수 있을 것으로 전망된다. 나노스택은 트랜지스터를 수직으로 적층하고 각 층에 서로 다른 소재를 적용해 성능과 전력 효율을 개별적으로 최적화할 수 있도록 설계됐으며, VLSI 2026에서 SRAM 집적도 40% 추가 개선도 입증됐다. IBM은 뉴욕주 올버니 연구시설에서 ASML·램리서치·도쿄일렉트론·SCREEN 세미컨덕터 솔루션 등과 협력해 이 기술을 개발했으며, 최초 상용화는 약 5년 내 가능할 것으로 전망했다. 이와 별개로 IBM은 최근 순수 양자반도체 파운드리 ‘앤더론(Anderon)’ 설립 계획도 발표한 바 있다.
I. 세계 최초 서브 1nm 반도체 기술 — 무엇이 발표됐나
IBM은 지난 6월 25일 뉴욕주 요크타운 하이츠 연구소에서 0.7nm(7옹스트롬) 노드의 세계 최초 서브 1nm 반도체 기술을 공개했다. 기존 반도체 미세화가 물리적 한계에 부딪히고 있는 상황에서, IBM은 이번 발표를 업계의 이정표로 규정했다. 다만 IBM 스스로도 밝혔듯 ‘0.7nm’라는 노드명은 실제 물리적 치수를 의미하는 것이 아니라 제조 세대를 구분하는 산업 관행상의 명칭이며, 핵심은 노드명 자체보다 이를 가능케 한 나노스택이라는 새로운 아키텍처에 있다.
II. 성능·전력효율 수치로 보는 나노스택의 의미
IBM은 새로운 구조와 소재 혁신을 통해 나노스택이 2nm 공정 대비 최대 50% 높은 성능 또는 최대 70% 향상된 전력 효율을 제공할 수 있을 것으로 전망했다. 두 수치는 서로 다른 운용 시나리오를 가리키는 것으로, 하나의 칩이 두 이점을 동시에 구현한다는 의미는 아니다. IBM은 이러한 성능·효율 개선이 생성형 AI, 클라우드 인프라, 차세대 전자기기 등 고성능 연산 수요에 활용될 것으로 기대하고 있다.
업계 분석기관 Futurum은 성능 50% 향상과 전력효율 70% 개선이 동일한 칩에서 동시에 실현되는 수치가 아니라, 설계자가 목적에 따라 선택할 수 있는 두 개의 서로 다른 최적화 지점(operating point)이라는 점을 짚었다. 이는 나노스택이 각 트랜지스터 층마다 소재를 다르게 적용해 성능과 전력을 독립적으로 튜닝할 수 있다는 설계 철학과 직결된다.
III. 나노스택 아키텍처 — 옆으로가 아니라 위로
나노스택은 업계 최초의 3차원 나노시트 기반 트랜지스터 구조다. 기존 반도체 미세화가 트랜지스터를 평면(x축·y축)에서 계속 축소하는 방식이었다면, 나노스택은 트랜지스터를 수직(z축)으로 적층하는 ‘3D 순차적 집적(3D sequential integration)’ 방식을 도입했다. 각 층을 별도로 제작한 뒤 초박막 절연 접합(ultra-thin dielectric bonding)으로 결합하기 때문에, 층마다 서로 다른 채널 소재를 적용해 성능과 전력 효율을 개별적으로 최적화할 수 있다.
| 구분 | 기존 나노시트(GAA) 방식 | 나노스택(Nanostack) |
|---|---|---|
| 확장 축 | x축·y축(평면 축소) | z축 추가(수직 적층) |
| 층별 소재 | 단일 소재 조합 | 층별 독립적 소재 조합 가능 |
| 결합 방식 | 단일 공정 제작 | 초박막 절연 접합으로 다층 결합 |
| 최적화 대상 | 전체 칩 단위 | 트랜지스터 층별 개별 최적화 |
업계 일각에서는 나노스택이 NMOS·PMOS 트랜지스터를 수직으로 쌓아 면적을 줄이는 CFET(Complementary FET) 개념과 유사한 접근으로 평가하고 있다. 다만 IBM은 아직 나노스택과 CFET의 구체적 기술 비교를 위한 세부 정보를 공개하지 않은 상태다.
IV. 실증 결과 — CMOS 인버터 동작 검증과 VLSI 2026 발표
IBM은 초박막 절연 접합, 듀얼 채널 설계, CMOS 인버터 동작 검증 등을 통해 나노스택 구조의 실제 제작 가능성과 연산 수행 능력을 확인했다고 밝혔다. 이는 나노스택이 이론적 모델 단계를 넘어 실제로 제작 가능하고 실질적인 연산을 수행할 수 있음을 보여주는 결과로 평가된다. VLSI 2026에서 공개한 별도 연구에서는 나노스택 구조를 통해 SRAM 집적도를 40% 추가 개선할 수 있음이 입증됐는데, 이는 지난 10여 년간 SRAM 미세화가 정체돼 있던 상황에서 나온 의미 있는 진전으로 평가된다.
공개된 모든 핵심 수치는 실측이 아니라 2nm 공정 대비 시뮬레이션·연구 결과에 기반한 전망치다. IBM 리서치 디렉터 제이 감베타는 아직 나노스택의 구체적 상용화 계획을 공개하지 않았으며, 단기적으로는 현재의 2nm 나노시트 기술을 파트너사들이 양산하는 것을 지원하는 데 집중하고 있다고 밝혔다.
V. 협력 생태계 — ASML High-NA EUV와 상용화 파트너
IBM은 이번 연구를 뉴욕주 올버니 반도체 연구시설에서 진행했으며, ASML의 차세대 High-NA EUV 노광 장비를 비롯해 램리서치, 도쿄일렉트론, SCREEN 세미컨덕터 솔루션 등과 협력해 차세대 공정 기술을 공동 개발하고 있다. IBM 스스로는 대량 양산 능력을 보유하지 않고 있으며, 통상 삼성전자·인텔·TSMC 등 파운드리 업체나 일본 라피더스와 같은 파트너에게 기술을 이전하는 방식으로 상용화를 추진해왔다. 실제로 2021년 공개된 IBM의 2nm 기술은 5년이 지난 현재 라피더스를 통해서야 양산에 근접하고 있는 단계다.
| 협력 분야 | 파트너 |
|---|---|
| 차세대 노광 장비(High-NA EUV) | ASML |
| 공정 장비 공동 개발 | 램리서치, 도쿄일렉트론, SCREEN 세미컨덕터 솔루션 |
| 2nm 기술 상용화 사례 | 라피더스(일본) |
| 과거 나노시트 기술 라이선스 | 삼성전자, 인텔, TSMC |
IBM은 나노스택 기반 서브 1nm 기술의 최초 상용화가 향후 약 5년 내 가능할 것으로 전망했다. 2021년 2nm 발표 이후 실제 양산까지 약 5년이 걸렸던 전례를 감안하면, 이번에도 유사한 시간표를 따를 경우 실제 상용화 시점은 2031년 전후가 될 가능성이 있다.
VI. 앤더론(Anderon) — IBM의 반도체·양자 전략이 만나는 지점
IBM은 이번 나노스택 발표에 앞서 지난 5월 21일 미국 상무부와 함께 순수 양자반도체 파운드리 ‘앤더론(Anderon)’ 설립을 위한 의향서(LOI)를 체결했다고 발표한 바 있다. 앤더론은 뉴욕주 올버니에 본사를 두는 독립 법인으로, 미국 최초의 300mm 양자 웨이퍼 전문 파운드리를 지향한다. 상무부의 10억 달러 규모 CHIPS 인센티브와 IBM의 10억 달러 현금 출자를 더해 총 20억 달러 규모로 조성되며, 초전도 큐비트 웨이퍼 생산부터 시작해 점차 다른 양자 기술로 영역을 넓혀갈 계획이다.
나노스택이 고전적 실리콘 반도체의 미세화 한계를 3차원 적층으로 돌파하려는 시도라면, 앤더론은 양자컴퓨팅이라는 완전히 다른 패러다임의 제조 기반을 구축하려는 시도다. 두 발표가 비슷한 시기에 나왔다는 점은, IBM이 차세대 컴퓨팅 하드웨어 경쟁에서 고전적 반도체와 양자라는 두 갈래 모두에 베팅하고 있음을 보여준다.
VII. 결론 및 투자 시사점
IBM의 이번 발표는 ‘0.7nm’라는 노드명보다 나노스택이라는 3차원 아키텍처 자체가 갖는 의미에 더 무게를 둘 필요가 있음을 보여준다. 반도체 미세화가 평면적 한계에 부딪힌 상황에서, 수직 적층이라는 새로운 확장 축을 실증했다는 점이 핵심이다. 다만 모든 핵심 수치가 연구 단계의 전망치이며, 실제 대량양산까지는 약 5년 이상의 시간과 별도의 파운드리 파트너가 필요하다는 점은 투자 판단에서 분리해서 봐야 한다.
IBM은 자체 양산 능력이 없는 만큼, 나노스택 기술이 삼성전자·인텔·TSMC·라피더스 등 어느 파운드리와 손잡고 실제 공정으로 이어지는지가 상용화 시점을 좌우할 핵심 변수다.
나노스택급 미세 공정은 ASML의 차세대 High-NA EUV 장비 없이는 구현이 어렵다. 올버니 시설의 장비 도입 및 가동 시점이 실제 로드맵 이행 속도를 가늠하는 지표가 될 수 있다.
업계 분석기관들은 트랜지스터를 3차원으로 적층할 경우 열 방출, 신호 무결성, 전력 전달 등에서 새로운 난제가 발생할 수 있다고 지적한다. 아울러 3차원 트랜지스터 단위 설계를 지원하는 EDA(설계자동화) 툴 자체도 아직 충분히 성숙하지 않은 상태여서, IBM 스스로도 이러한 툴의 발전이 필요하다고 언급했다.
VIII. 함께 보면 좋은 글
이번 IBM 서브 1nm 반도체 분석과 함께 보면 좋은 semidaily의 이전 AI·반도체 분석은 다음과 같다.
IBM Unveils the World’s First Sub-1nm ‘Nanostack’ Chip
“Ushering in the Angstrom Era”
Executive Summary
IBM has unveiled the world’s first sub-1nm chip technology, built on a 0.7nm (7-angstrom) process and a new three-dimensional “Nanostack” transistor architecture. The chip packs roughly 100 billion transistors onto a fingernail-sized area, nearly double the density of IBM’s 2021 2nm chip, and is projected to deliver up to 50% higher performance or up to 70% better energy efficiency versus the 2nm node. Nanostack vertically stacks transistors and applies different materials to each layer, allowing performance and power efficiency to be optimized independently, with VLSI 2026 research also demonstrating a 40% additional SRAM density improvement. IBM developed the technology at its Albany, New York research facility in collaboration with ASML, Lam Research, Tokyo Electron, and SCREEN Semiconductor Solutions, and projects the earliest commercialization within roughly five years. Separately, IBM recently announced plans to establish Anderon, a pure-play quantum semiconductor foundry.
I. The World’s First Sub-1nm Chip — What Was Announced
IBM unveiled the world’s first sub-1nm chip technology at the 0.7nm (7-angstrom) node on June 25 from its Yorktown Heights, New York research lab. With conventional chip scaling running into physical limits, IBM frames the announcement as an industry milestone. As IBM itself notes, however, the “0.7nm” node name no longer reflects a literal physical dimension — it’s an industry convention marking a manufacturing generation — and the real substance lies in Nanostack, the new architecture that made it possible, rather than the node label itself.
II. Performance and Efficiency Gains by the Numbers
Through new structural and material innovations, IBM projects Nanostack could deliver up to 50% higher performance or up to 70% better energy efficiency versus the 2nm process. These are two separate operating points, not gains realized simultaneously in a single chip. IBM expects these performance and efficiency improvements to serve high-performance compute demand in generative AI, cloud infrastructure, and next-generation electronics.
Industry analyst firm Futurum notes that the 50% performance gain and 70% efficiency gain are not realized together on the same chip, but represent two distinct optimization points designers can choose between depending on their goals — directly tied to Nanostack’s design philosophy of tuning each transistor layer’s material independently.
III. The Nanostack Architecture — Building Up, Not Just Shrinking Sideways
Nanostack is the industry’s first three-dimensional, nanosheet-based transistor architecture. Where conventional scaling has continued shrinking transistors along the x- and y-axes, Nanostack introduces “3D sequential integration” — stacking transistors vertically along the z-axis. Because each layer is fabricated separately and then joined via ultra-thin dielectric bonding, different channel materials can be used in each layer, allowing performance and power efficiency to be optimized independently.
| Item | Conventional Nanosheet (GAA) | Nanostack |
|---|---|---|
| Scaling Axis | X/Y (lateral shrinking) | Adds Z-axis (vertical stacking) |
| Per-Layer Materials | Single material combination | Independent material combination per layer |
| Bonding Method | Single-process fabrication | Ultra-thin dielectric bonding across layers |
| Optimization Target | Whole-chip level | Individual transistor layer level |
Some industry observers see Nanostack as similar to Complementary FET (CFET) approaches, which stack NMOS and PMOS transistors vertically to reduce footprint. IBM has not yet disclosed enough detail to draw a full technical comparison between Nanostack and CFET.
IV. Validation Results — CMOS Inverter Operation and VLSI 2026 Findings
IBM says it validated Nanostack’s manufacturability and computational capability through ultra-thin dielectric bonding in CMOS integration, dual-channel engineering, and functional CMOS inverter operation. These results are seen as confirming the architecture has moved beyond a theoretical model to something that can be physically built and perform real computation. Separate research presented at VLSI 2026 showed Nanostack delivers a 40% additional improvement in SRAM density — a meaningful step forward given that SRAM scaling had largely stalled for roughly a decade.
All headline figures are projections based on research results and simulation against the 2nm node, not measurements from a shipping product. IBM Research Director Jay Gambetta has not yet disclosed concrete commercialization plans for Nanostack, saying the company’s near-term focus remains helping partners scale today’s 2nm nanosheet technology.
V. The Collaboration Ecosystem — ASML’s High-NA EUV and Commercialization Partners
IBM conducted this research at its Albany, New York semiconductor research facility, co-developing next-generation process technology with ASML’s next-generation High-NA EUV lithography tools alongside Lam Research, Tokyo Electron, and SCREEN Semiconductor Solutions. IBM itself does not manufacture at volume, historically transferring technology to foundry partners such as Samsung, Intel, and TSMC, or to partners like Japan’s Rapidus. Indeed, IBM’s 2nm technology, unveiled in 2021, is only now approaching volume production through Rapidus five years later.
| Collaboration Area | Partner(s) |
|---|---|
| Next-Gen Lithography (High-NA EUV) | ASML |
| Joint Process Equipment Development | Lam Research, Tokyo Electron, SCREEN Semiconductor Solutions |
| 2nm Commercialization Case | Rapidus (Japan) |
| Past Nanosheet Technology Licensing | Samsung, Intel, TSMC |
IBM projects the earliest commercialization of Nanostack-based sub-1nm technology within roughly five years. Given that its 2nm announcement took about five years to approach volume production, a similar timeline for Nanostack could put actual commercialization around 2031.
VI. Anderon — Where IBM’s Semiconductor and Quantum Strategies Meet
Ahead of this Nanostack announcement, IBM signed a Letter of Intent with the U.S. Department of Commerce on May 21 to establish Anderon, a pure-play quantum semiconductor foundry. Headquartered in Albany, New York, Anderon aims to be America’s first standalone 300mm quantum wafer foundry. Backed by $1 billion in CHIPS Act incentives plus $1 billion in IBM cash — a combined $2 billion — Anderon will begin with superconducting qubit wafer production before expanding into other quantum modalities.
If Nanostack represents an attempt to break past classical silicon scaling limits through 3D stacking, Anderon represents an attempt to build manufacturing infrastructure for an entirely different computing paradigm. The near-simultaneous timing of both announcements shows IBM hedging its bets across both classical semiconductors and quantum in the race for next-generation computing hardware.
VII. Conclusion and Investment Implications
IBM’s announcement matters more for what the three-dimensional Nanostack architecture represents than for the “0.7nm” node label itself. With lateral chip scaling running into physical limits, demonstrating vertical stacking as a new scaling axis is the core takeaway. That said, all headline figures remain research-stage projections, and volume production is still roughly five years away and contingent on a separate foundry partner — a distinction investors should keep separate from the technology’s significance.
Since IBM lacks its own volume manufacturing capability, which foundry — Samsung, Intel, TSMC, or Rapidus — eventually partners on Nanostack will be the key variable determining the commercialization timeline.
Nanostack-class process technology is difficult to realize without ASML’s next-generation High-NA EUV tools. The timing of tool installation and operation at the Albany facility could serve as a gauge of how quickly the roadmap actually progresses.
Industry analysts note that stacking transistors in three dimensions can introduce new challenges in heat dissipation, signal integrity, and power delivery. The EDA (electronic design automation) tools needed to design at the individual 3D transistor level are also not yet mature, a gap IBM itself acknowledges needs to be closed.
VIII. Related Reading
For further context on AI and semiconductor themes referenced in this note, see these related semidaily posts.
